5月25日，華為公司提出韜（τ）定律（下稱“韜定律"），作為半導體與電子系統演進的新指導原則。業內人士認為，晶圓代工廠將在韜定律的催化下迎來利好。

韜定律的核心主張為，以“時間縮微"替代“幾何縮微"，通過“邏輯折疊"等技術構建器件、電路、芯片、系統四層級協同優化體系，從而大幅提升相關性能。預計到2031年，基于該定律的**芯片晶體管密度可達到等效1.4nm制程水平。

有專家稱，韜定律不僅“解綁"了制程與性能的強相關性，更部分破解了業界面臨的“先進制程迭代困境"，在某種程度上完成了對摩爾定律的超越。

這也意味著，沒有*先進的極紫外光刻機，一樣可以生產高性能芯片。在工藝層面，采用14/7nm工藝的芯片或可通過設計優化，達到接近5/3nm工藝節點的性能；產能層面，韜定律可作為先進工藝良率與產能突破的可能解決路徑，利好晶圓代工廠的未來發展。

快思慢想研究院院長田豐介紹，芯片行業已進入“后摩爾時代"，制程升級放緩，且代價ji高。具體而言，從28nm節點之后，晶體管的物理尺寸縮小難度極大。“7nm、5nm、3nm等先進工藝，不再是物理意義上的柵極線寬。行業通過架構**結合工藝打磨，來對標各節點預設的能效與性能目標，但這種模式的性能提升節奏正不斷放緩。"田豐說。

在成本上，芯片制造費用的上漲速度已超過僅靠密度縮放帶來的經濟效益。臺積電2nm晶圓成本已飆升至新的歷史高點，達到3萬美元甚至更高；3nm制程300毫米晶圓成本亦達到2萬美元。

韜定律則通過邏輯折疊繞開了晶體管密度對工藝的依賴，通過優化時延的方式達到先進工藝的等效性能?！霸趥鹘y平面布局下，隨著功能密度增加，關鍵路徑走線長度線性增長，時延隨之惡化。邏輯折疊的工程邏輯在于，通過三維方向的電路重新布局，將原本在平面上需要長距離連接的邏輯單元在空間上折疊靠近，物理縮短走線長度，從而在不改變晶體管物理尺寸的前提下壓縮時延。"田豐表示。

隨著AI、高性能計算等對先進工藝邏輯芯片的需求走強，晶圓代工廠將在韜定律的催化下迎來利好。

中芯國際近日表示，結合當前形勢，在供不應求的產品類別，公司與客戶協商上調定價，漲價效應逐步顯現；加之部分客戶顧慮后續外部環境不確定性可能帶來供應不足或繼續推高供應鏈價格，使公司在手訂單充足。公司預計，2026年二季度，公司出貨量和平均銷售單價均有明顯提升，收入環比增長14%至16%；毛利率為20%至22%，與上一季度指引相比提高2個百分點。

華虹公司2026年一季度12英寸產品產能爬坡穩步推進，收入占比已提升至62.7%。公司預計2026年二季度銷售收入為6.9億美元至7億美元，毛利率為14%至16%。